인텔이 기자간담회를 열고 IDM 2.0 전략을 공개했다. 이중 가장 큰 변화는 나노미터 공정의 명칭 변화다. 인텔은 이제 10나노미터 이하의 공정에는 ‘나노미터’ 명칭을 쓰지 않는다. 대신 와트당 성능 기준으로 제품 넘버링을 변경한다. 그간 인텔은 나노미터 공정에서 뒤처졌다는 평가를 받고 있었는데, 사실상 다른 회사의 나노미터 공정이 인텔의 것보다 한 공정씩 낮음에도 실제 와트당 성능이나 집적도는 비슷하다는 데서 착안한 넘버링이다.

나노미터가 아닌 와트당 성능으로 명칭 구분

지금까지 인텔의 공정은 다른 회사와 마찬가지로 10나노, 7나노 등으로 구분됐다. 이 나노미터는 칩셋 회로 사이의 거리(선폭)를 말하는 것으로, 거리가 좁아질수록 회로 크기도 작아져 전력 대비 성능(와트당 성능)에 강점이 있다. 그러나 인텔 입장에서는 인텔의 10나노 공정이 타 회사의 7나노 공정과 비슷한 회로 집적도(IPC)를 갖고 있다는 데서 착안해 넘버링을 변경하는 것이다. 회로 집적도는 회로 사이의 거리와는 다른 개념이지만, 회로간 거리를 좁히는 것은 결국 집적도를 높이기 위해 적용하는 것이므로 인텔은 회로간 거리가 멀어도 집적도가 비슷하면 상관없다는 입장이다.

새로운 네이밍은 7나노, 4나노가 아닌 인텔 7 공정, 인텔 4, 인텔 3, 인텔 20A 공정으로 나눈다. 기존 인핸스드 슈퍼핀으로 불렀던 인텔 7은 10나노 공정에 가깝지만, 다른 회사의 7나노 공정 집적도와 와트당 성능에 필적한다는 의미다. 슈퍼핀 기술을 통해 원자와 원자사이 거리를 늘려 더 빠른 전자이동이 가능하게 했고, 이전 공정에 비해 와트당 트랜지스터 성능이 10~15% 향상됐다. PC용인 엘더레이크, 데이터센터용인 사파이어 래피즈, 인텔의 새로운 GPU 폰테베키오가 인텔 7 기반이다.

인텔 4는 2023년 공급 예정인 제품으로, 코드명은 메테오 레이크다. 2분기에 테이프 인을 했으며 EUV 리소그래피(Llithography, 노광기술) 공정을 도입한다. 국내에도 진출해 있는 노광장비 업체 ASML과 협의해 차세대 EUV 기술인 하이 NA EUV를 도입할 예정이다. 노광장비는 극자외선 파장을 통해 반도체를 인쇄하는 기술로, 대부분의 미세공정 반도체 업체가 사용하는 방식이다.

인텔 3는 현재 연구 중인 공정으로, 와트당 성능 18%까지 향상을 기대할 수 있는제품이다. 인텔 4보다 더 밀도가 높은 제품으로, 반도체를 구동하기 위한 전류를 높여서 더 빠른 트랜지스터를 구축 가능하다. 실제 트랜지스터 위 수십층의 메탈 레이어를 상호 연결하는 배선, 전력 등 최적화를 통해 18% 가까운 성능 향상을 이룰 것으로 기대 중이다. 차세대 EUV 역시 인텔 4에 이어 적용된다.


인텔 20A는 2나노미터의 다른 말로, 나노미터 아래의 공정이 아직까지 없다는 데서 착안해 옹스트롬(0.1나노미터) 시대를 이끌어가겠다는 인텔의 포부가 담긴 네이밍이다. 즉, 20옹스트롬은 2나노미터다.

첨단 공정 기술 등장 – 리본펫과 파워비아

미세공정 외에도 공정 기술도 지속해서 혁신 중이다.

과거 90나노미터 시절에는 스트레인드 실리콘, 45나노미터 공정에는 Hi-K 메탈 게이트를 사용했고, 22나노미터부터 인텔 제품의 특징인 핀펫이 적용됐다.

인텔 20A 공정부터는 슈퍼핀에서 한단계 더 나아간 리본펫(RibbonFET)과 파워비아(PowerVia) 공정이 도입될 예정이다.

파워비아는 반도체를 만들 때 최하단에 슈퍼핀 등의 기술을 통해 실리콘 한 층을 만들고 그 위에 메탈 레이어를 수십층 쌓게 된다. 이때 메탈 레이어는 전력을 공급하거나 다른 레이어로 데이터를 이동시키는 역할을 한다. 즉, 메탈 레이어는 신호(IO)선과 파워선을 혼용하는데, 레이어 크기가 원자 크기만큼 작아지면서 신호 노이즈 간섭이 발생하므로 바꾼 설계가 바로 파워비아다. 파워비아 공정에서는 신호선과 파워선을 분리해 아래의 지하층 같이 생긴 곳은 전력을, 위의 메탈 레이어는 신호를 받도록 설계했다. 그림에서 아래의 큰 기둥이 전력선이다. 신호는 원래 한쪽에서만 받을 수 있게 설계돼 있었으나 전력선과 신호선을 분리함에 따라 양쪽 모두에서 신호를 받을 수 있게 됐다.

리본펫 공정은 트랜지스터 내의 게이트가 전력을 통제하는 면적을 점점 늘리다가 만들어진 공정이다. 트랜지스터 내 게이트가 전력을 가하면 드레인에서 채널이 형성돼 전력이 통하는 구조인데, 게이트가 전자를 흐르게 하거나 흐르지 않게 하는 컨트롤 능력이 반도체 성능과 직결된다. 따라서 전력을 제공하는 황금색 접판 면적(구리 소재) 크기가 클수록 이 전력 통제 능력이 높아진다. 기존 플레이너펫에서 구리 접판의 면적을 키운 것이 핀펫이며, 핀펫에서 게이트를 더 압축시켜 게이트를 아예 감싸게 만든 것이 리본펫 공정이다. 핀펫 공정은 접판이 3면, 리본펫 공정은 접판이 4면이므로 전력 컨트롤 능력이 더 높아질 전망이다. 인텔 20A에 최초로 도입될 예정이며 18A에도 2025년초 도입을 목표로 하고 있다.

패키징 기술 혁신


반도체를 담는 그릇인 다이(DIE)를 연결하는 기술을 패키징 기술이라고 한다. 현재는 SoC 시대이므로 한 칩에서 여러 기능을 제공해야 한다. 한 칩 내에서 칩셋의 형태나 크기는 모두 다르기 때문에 패키징 방식이 점차 복잡해지고, 싱글 다이에 모든 칩을 담지 못하게 되고 있다. 따라서 기능별로 반도체를 나누고 붙여서 패키징을 잘 해내는 것이 패키징 기술이다. 인텔은 다이와 다이 사이를 큰 실리콘으로 덮지 않고, 아래에서 다이들을 연결하는 EMIB(embedded multi-die interconnect bridge) 기술을 연구 중이다. 인텔은 EMIB를 통해 실리콘을 두개씩 붙여나가는 방식을 사용하며, 그 결과 대역폭은 2배, 전력 효율은 4배까지 보장할 수 있다. 사파이어 래피즈에 최초 적용될 예정이다. EMIB는 다이를 EMIB 위에 꽂아서 연결하는 방식으로, 꽂는 돌기(범프)를 점점 더 작게 만들고 있다.

포베로스 옴니와 다이렉트

포베로스는 반도체를 3D로 쌓는 적층 기술을 말한다. 인텔의 강점인 3D 적층 기술을 더욱 발전시켜 포베로스 옴니와 포베로스 다이렉트 공정을 구축하겠다고 인텔은 발표했다.

포베로스 옴니는 차세대 포베로스 기술로, 실리콘을 관통해 연결 구멍을 만드는 TSV를 유연하게 사용하는 기술을 말한다. 기존에는 TSV가 한 칩에 일괄 적용됐으나 TSV가 필요 없는 부분에는 전력선을 구리 기둥으로 만든다. 전력이나 신호(IO) 선을 TSV로 일괄 적용하지 않고 바로 연결 가능한 부분은 구리 기둥(Cu columns)을 통해 뛰어난 전력 효율을 제공하겠다는 계획이다. 복잡한 형태의 반도체 인쇄 기술이지만 적용될 경우 TSV 패널티를 최소화하고, 전력 최적화, 고 대역폭 상호연결 등의 효과가 기대된다.

포베로스 다이렉트는 실리콘과 실리콘을 연결할 때 구리와 구리 사이 숄더 부분을 통해 연결했는데, 이 숄더 부분을 지우고 접착제로 구리를 직접 연결하는 기술을 말한다. 따라서 탑 다이와 베이스 다이가 직접 연결되는 효과가 발생한다. 이 기술로 있어 범프 집적도를 제곱미터당 만개까지 높일 수 있으며, 이를 통해 기능별 블록으로 나눠서 제품을 만들 수 있다.

인텔은 이러한 기술을 통해 패키징 분야에서 지속적인 리더십을 가져가고, 2025년부터는 공정 성능에서도 리더십을 확보하겠다고 밝혔다. 공정 성능은 나노미터 공정이 아닌 와트당 프로세스 성능을 기준으로 리더십을 유지하겠다고 밝혔다.

글. 바이라인네트워크
<이종철 기자> jude@byline.network

 



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