나노·GAA 공정 둘러싼 파운드리 3파전, 삼성전자의 경쟁력은?

인텔의 IDM2.0 선언과 함께 파운드리 시장은 양강구도에서 3파전으로 치닫게 됐다. 각 파운드리 기업들은 좋은 성능에, 가성비 좋은 반도체를 생산하고자 기술 개발에 팔을 걷고 나서고 있다. 특히 미세공정이 파운드리의 경쟁력처럼 여겨지는 가운데, 업체들은 7나노를 넘어 5나노, 3나노, 2나노 공정기술을 개발해 나가고 있다.

미세공정과 더불어 파운드리 업계에서 주목하고 있는 것은 바로 반도체 구조, 특히 트랜지스터의 구조다. 하나의 반도체에는 수많은 트랜지스터가 꽂혀 있는데, 이들의 스위치가 켜지고 꺼지면서 반도체는 데이터를 처리하고 저장하고 입력한다. 트랜지스터에서는 스위치처럼 전류의 흐름을 컨트롤하는 게이트(Gate)의 역할이 중요한데, 전류가 흐르는 통로인 ‘채널’과 게이트의 면적이 많이 닿아 있을수록 더 효과적으로 전류를 컨트롤할 수 있다.

그 중에서도 누설전류를 최소화할 수 있는 구조는 GAA(Gate All Around)다. 각 업체들은 GAA 기술을 지속해서 개발하고 있으며, 특히 삼성전자는 3사 중 가장 빨리 GAA 기술을 도입할 계획을 가지고 있다. 여기에서 GAA 공정은 전류가 흐르는 채널이 게이트 중앙을 관통하는 형태의 트랜지스터 구조를 말한다. 게이트 4면이 채널과 맞닿아 있기 때문에 더욱 효율적으로 전류를 컨트롤할 수 있다. 회로의 폭이 좁아지면, 특히 선폭이 5나노 미만으로 내려가면, 회로폭도 작아져 누설전류가 발생할 가능성이 더욱 높아진다. 따라서 5나노 미만 공정이 가능하려면 GAA 공정 기술도 함께 갖추고 있어야 한다.

▲TSMC ▲삼성전자 ▲인텔이 트랜지스터 구조 기술에 접근하는 방식은 다소 차이가 있다. TSMC는 5나노 공정에 핀펫 공정과 GAA 공정을 병행해서 도입한다. 처음에는 기존에 지속해서 사용해 오던 핀펫 공정을 통해 5나노 반도체를 생산하고, GAA 공정 기술을 개발하면서 점차 GAA로 바꿔 나가는 형식이다. 이는 기존의 7나노 이하 공정을 진행할 때에도 동일했다. 이와 달리 삼성전자는 처음부터 GAA 공정 기술을 개발한 후, 이를 5나노 이하 공정에 도입하는 방법을 채택하고 있다.

인텔은 새로운 아키텍처 리본펫(RibbonFET) 공정을 도입할 계획이다. 리본펫은 게이트가 채널을 감싸는 형태의 트랜지스터 구조로, 타사의 GAA 공정과 유사하다. 다만 인텔은 리본펫 아키텍처를 타사 2나노미터 공정과 비슷한 ‘20A’ 공정부터 도입할 계획이다.

여기서 인텔의 트랜지스터 구조는 삼성전자·TSMC의 트랜지스터 구조와 차이가 있다. 같은 나노 크기의 공정이라 하더라도, 인텔이 생산하는 반도체는 집적도가 좀 더 높다. 인텔의 10나노 공정이 타 회사의 7나노 공정과 비슷한 회로 집적도를 가지고 있고, 인텔의 7나노 공정은 타사의 5나노 공정과 집적도가 비슷하다. 같은 맥락으로, 인텔의 20A 공정은 4나노, 5나노의 회로폭을 가진 공정이다. 따라서 인텔은 20A 공정부터 리본펫 공정을 도입한다.

이 파운드리 3사 중 GAA 공정에 가장 먼저 뛰어드는 곳은 삼성전자다. TSMC는 2023년 2나노 공정부터 GAA 기술을 적용 예정이고, 인텔은 2024년부터 리본펫 공정을 도입할 예정이다. 삼성전자는 2022년에 GAA 공정을 통한 3나노 1세대 공정을 진행하고, 2023년에는 3나노 2세대 공정 양산을 목표로 하고 있다. 삼성전자는 “현재 목표대로 차질 없이 공정을 개발하고 있다”고 전했다.

결국 나노 경쟁의 패권은 삼성전자의 GAA 공정 기술의 경쟁력에 따라 갈릴 것으로 보인다. 반도체 업계 관계자는 “삼성전자가 GAA 공정 기술을 먼저 개발한다면, 이는 선행 공정에서 충분히 앞설 수 있으며, 파운드리 경쟁력을 대거 확보할 수 있을 것”이라고 전했다.

뒤이어 해당 전문가는 “다만 5나노 공정 도입은 TSMC가 좀 더 빠른 상황인데, GAA 공정은 고도의 기술을 요구한다”며 “자칫 잘못하면 5나노 공정 도입뿐만 아니라 GAA 공정기술 개발조차 TSMC보다 늦어질 수 있다”고 덧붙였다.

글. 바이라인네트워크
<배유미 기자> youme@byline.network